【干货大派送】ADS 2016：8 招助您高效应对 SI 和 PI 仿真挑战 —— 第 5 招

是德科技 ADS 2016 最新功能发布了!

全球领先的信号完整性(SIPro)和电源完整性(PIPro)解决方案,助力您更快速更准确的进行信号完整性(SI)和电源完整性(PI)仿真以及验证,轻松应对 SI 和 PI 设计的挑战。

SIPro 特点:

• 更精准,更快速,更大规模的运算能力

• 集成的 EM 电磁仿真技术

• 电源感知信号完整性分析

• 信号完整性与电源完整性统一的工作流程

PIPro 特点:

• 直流 IR 压降

• 交流 PDN 阻抗

• 电源平面共振

• 去耦电容调整和电路级 VRM 建模

SIPro, PIPro 到底怎么用?有什么高招可以让您更快地解决 SI 和 PI 的问题?让我们为您慢慢梳理。

从今天开始,是德科技官方微信 8 个 SI/PI 高招免费大派送,请关注我们的微信平台以便于及时收取。

仿真 DDR 的传统工具以 SPICE(瞬态)仿真为中心。信号间的时延(skew)指标,数据线、命令/地址线和时钟线上的建立和保持时间(需要多长时间才能达到高电压阈值,能在该阈值上保持多久),对于存储器设计人员而言都不陌生。同样的设计方法在 4266 MHz(DDR4)是否像在 1333 MHz(DDR3)上一样有效?很难一概而论,因为 DDR4 JEDEC 规范中沿用了一部分传统测量,同时也采用了一部分全新的改进。

需要新测量的挑战有哪些?

在更快的速度等级下,随机性和确定性抖动起着更为显著的作用,占据了眼图单位间隔(UI)中相当大的比例。物理长度相同的走线此时在任何时间点上传输的位数更多(换言之,其电长度更大 = 传输了更多波长),这意味着任何阻抗不匹配(由一个比特引起的反射)会导致码间干扰(ISI),从而影响其后更多的比特。邻近轨道的串扰只是增加了干扰。

设计人员可以采用瞬态仿真器仿真通过其通道的一百万比特,并成功通过所有传统测试。然而,当我们采用新的随机比特流进行第二次仿真,却有可能不能通过某项测试,这是为什么呢?

• 这就是随机性抖动的本质。随机性抖动的统计轮廓有一个长拖尾。一致性限值要有多大的裕量才足以确保稳健运行?这是不确定性之所在。

• 为了找到 ISI 给眼图带来的最大退化,为了找出被干扰线和串扰干扰线上比特流模式的 “最坏情况”,我们要仿真的比特流组合数量呈指数级增长。

从另一方面来讲,需要高性能的强大的内存系统。我们都知道内存发挥的关键作用,并经历过内存故障导致的系统崩溃。

在新的DDR4的协议中, JEDEC 针对数据线推出全新的 BER 接收端测试模板,替代了传统的一致性测试中的建立保持时间、速率相关修正表。

一致性模板的概念借用自高速串行通信标准,允许对数据线进行设计,使其满足 BER 目标(目前为 1E-16),而无需受到设计约束的过分限制,否则将增加成本,延长产品上市的时间。

问:在仿真中如何检查模板的一致性?

答:是德科技 EEsof EDA 发布了一款新的 DDR 总线仿真器可以做到这这一点。这是用于并行总线的逐位通道仿真器。它会同时仿真所有的发射端路径,并计算接收端一侧每个眼图的误码率轮廓,同时测量模板裕量。该仿真器很特殊,因为它能够正确地处理我们在单端信号上发现的非对称上升和下降沿,而且发射端和接收端模型可以用来驱动 IBIS 模型,或者与 SPICE 模型混合。仿真器的速度使得它能够在许多版图前仿任务中代替瞬态仿真,便于用户扫描多个参数(通道配置),或优化设计。它与批处理仿真一起可用作版图前仿设计开发的有用工具,也可用于版图后仿的一致性验证。

在 ADS 2016 中,是德科技 EEsof EDA内置了接收端均衡器(CTLE、FFE、n-抽头 DFE)。这也是 ADS 保持技术领先的另一个例子,因为业界对这个热门课题的研究才刚刚起步。这一需求主要来自开发内存控制器集成电路的公司,他们试图最大限度地提高链路裕量,尤其是针对线路很长的服务器内存体系结构上的 DQ、DQS 和 CLK 信号。

我们的特别优势在于,带均衡的单端接收端模型不会干扰精确通道仿真的线性时不变要求。